FPGA

virtex5 DDR2调试求教

2020-02-03 10:38发布

站内问答 / FPGA
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本帖最后由 jiangwenj02 于 2016-10-11 12:26 编辑

最近在做VIRTEX5的DDR2 MIG 调试，phy_init_done管脚一直没有拉起来（仿真可以拉起来），error也没有拉高，原因找不到～求问都有什么办法找原因？硬件上的原因应该不太可能，是照着一个通过验证的板子设计的。DDR2的电路图在附件里边

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5条回答
jiangwenj02
2020-02-03 14:26
zyingjie 发表于 2016-10-8 08:45
先把硬件部分贴出来看看吧

图片较大，放小了不清晰，可以私聊吗？

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