FPGA

自己用纯verilog 写的俄罗斯方块，有很多问题，求大神指导

2020-02-03 10:40发布

站内问答 / FPGA
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  1.   always [url=home.php?mod=space&uid=72445]@[/url] (posedge clk or negedge rst )
  2.         begin
  3.         if (!rst)
  4.                    state<=State_idle;
  5.         else
  6.                         state<=next_state;
  7.         end
  8.        
  9.    //第二段状态机
  10.    always @ (posedge clk or negedge rst )
  11.         begin
  12.         if (!rst)
  13.         begin
  14.                 next_state<=0;
  15.                 isNew<=0;
  16.         end
  17.         else
  18.         begin
  19.                 case (state)
  20.                
  21. /********上电复位后的空状态****************************/
  22.                 State_idle:
  23.                 begin
  24.                         if (isStart)
  25.                                 next_state<=State_new;
  26.                         else
  27.                                 next_state<=State_new;
  28.                 end
  29.        
  30. /**************产生一个新的方块******************************/       
  31.                 State_new:
  32.                 begin
  33.                          isNew<=1'b1;
  34.                          next_state<=State_hold;
  35.                 end
  36.                
  37.                
  38. /***********保持状态等待信号*********************************/               
  39.                 State_hold:
  40.                 begin
  41.                         isNew<=1'b0;
  42.                         isCount<=1'b1;
  43.          isMove_D<=0;
  44.                         isMove_R<=0;
  45.                         isMove_L<=0;
  46.                         if(Count_Finish)
  47.                         begin
  48.                                 next_state<=State_down;
  49.                                 isClear<=1'b1;
  50.                         end
  51.                         else if  (ps2_data_in==8'h74)
  52.                                 next_state<=State_move_R;
  53.                         else if (ps2_data_in==8'h6B)
  54.                                 next_state<=State_move_L;
  55.                         else if (ps2_data_in==8'h72)
  56.                                 next_state<=State_down;               
  57.                 end
  58. /**************判断方块能否下降一格*************************/               
  59.                 State_down:
  60.                 begin
  61.                
  62.             isClear<=1'b0;
  63.                 if (Move_D_EN)
  64.                 begin
  65.                         isMove_D<=1'b1;
  66.                         next_state<=State_hold;
  67.                        
  68.                 end
  69.                 else
  70.                         next_state<=State_remove_1;
  71.                
  72.                 end
  73. /********************************************/               
  74.                 State_move_L:
  75.                 begin
  76.                         if (Move_L_EN)
  77.                               isMove_L<=1'b1;

  79.                                         next_state<=State_hold;
  80.                 end
  81.         /***********更新方块的坐标信息****************************/       
  82.                 State_move_R:
  83.                 begin

  85.                          if (Move_R_EN)
  86.                          isMove_R<=1'b1;
  87.                                 next_state<=State_hold;

  89.                 end
  90.        
  91.         /***********方块不能下降后更新背景矩阵的信息*********************************/       
  92.                 State_remove_1:
  93.                 begin
  94.                                
  95.                                 isremove<=1'b1;
  96.                                 next_state<=State_remove_2;
  97.                
  98.                 end
  99.                
  100. /***********判断是否可以清除*********************************/       
  101.                 State_remove_2:
  102.                 begin
  103.                                 isremove<=1'b0;
  104.                                 Check_Sig<=1'b1;
  105.                                 if(Check_Finish)
  106.                                 next_state<=State_isdie;
  107.                 end
  108.        
  109. /***********判断是否死亡*********************************/
  110.                 State_isdie:
  111.                 begin
  112.                                 if (BackGround[3]>16'h8001)
  113.                                         next_state<=State_stop;
  114.                                 else
  115.                                         next_state<=State_new;
  116.                 end
  117.                
  118.                 State_stop:
  119.                 begin
  120.                                
  121.                                 next_state<=State_idle;
  122.                 end
  123.                 endcase
  124.         end
  125.         end

  127. 目前不知道为何很多功能无法实现，求大神路过能留个qq，小弟想大神取些经~~谢谢

  129.        
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5条回答
18971591125
2020-02-03 14:22
我用FPGA做这些东西之前，喜欢用C验证下我的想法思路是不是对的，一般都是VS先编程验证思路，再将思路再FPGA中实现，当然不是说把VERILOG写成C,上次写过一个俄罗斯方块游戏，可以交流

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