FPGA

Lattice isplever中怎么设置才能让综合时不把逻辑门优化掉？

2020-02-03 11:09发布

站内问答 / FPGA
8702 13 13
兄弟们，我需要用4个非门来做一个ns级别的延时，是在isplever综合时会自动把他们优化掉，仿真时没有延时效果了，怎么才能让他们不被优化掉呢？
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
13条回答
zhulin
2020-02-03 16:07
你能否把你的设计说得详细些
在做设计时尽量用时序逻辑，即使使用组合逻辑最好在其后级用时钟打一拍。

一周热门 更多>