Lattice isplever中怎么设置才能让综合时不把逻辑门优化掉?
2020-02-03 11:09发布
bzy812
bzy812 发表于 2014-3-24 10:09 哥们儿好~能否说的详细一点儿呢?万分感谢哈~!
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你用的verilog还是VHDL?
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