reg[2:0] key_rst;

always @(posedge clk  or negedge rst_n)
    if (!rst_n) key_rst <= 3'b111;
    else key_rst <= {sw3_n,sw2_n,sw1_n};

reg[2:0] key_rst_r;       //每个时钟周期的上升沿将low_sw信号锁存到low_sw_r中

always @( posedge clk  or negedge rst_n)
    if (!rst_n) key_rst_r <= 3'b111;
    else key_rst_r <= key_rst;
   
//当寄存器key_rst由1变为0时，led_an的值变为高，维持一个时钟周期
wire[2:0] key_an = key_rst_r & ( ~key_rst);

由于相差一个时钟周期最终key_an变为1，但是两个always之间是并行的啊，怎么会相差一个时钟周期呢？