FPGA

关于按键消抖的问题。

2020-02-03 11:12发布

站内问答 / FPGA
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reg[2:0] key_rst;

always @(posedge clk  or negedge rst_n)
    if (!rst_n) key_rst <= 3'b111;
    else key_rst <= {sw3_n,sw2_n,sw1_n};

reg[2:0] key_rst_r;       //每个时钟周期的上升沿将low_sw信号锁存到low_sw_r中

always @( posedge clk  or negedge rst_n)
    if (!rst_n) key_rst_r <= 3'b111;
    else key_rst_r <= key_rst;
   
//当寄存器key_rst由1变为0时，led_an的值变为高，维持一个时钟周期
wire[2:0] key_an = key_rst_r & ( ~key_rst);

由于相差一个时钟周期最终key_an变为1，但是两个always之间是并行的啊，怎么会相差一个时钟周期呢？
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5条回答
28182900
2020-02-03 19:15
本帖最后由 28182900 于 2016-8-18 17:15 编辑

module mux16(
                        clk,rst_n,
                        start,ain,bin,yout,done
                );
               
        input clk;                //芯片的时钟信号。
        input rst_n;        //低电平复位、清零信号。定义为0表示芯片复位；定义为1表示复位信号无效。
        input start;         //芯片使能信号。定义为0表示信号无效；定义为1表示芯片读入输入管脚得乘数和被乘数，并将乘积复位清零。
        input[15:0] ain;        //输入a（被乘数），其数据位宽为16bit.
        input[15:0] bin;        //输入b（乘数），其数据位宽为16bit.
        output[31:0] yout;        //乘积输出，其数据位宽为32bit.
        output done;                //芯片输出标志信号。定义为1表示乘法运算完成.

        reg[15:0] areg;        //乘数a寄存器
        reg[15:0] breg;        //乘数b寄存器
        reg[31:0] yout_r;        //乘积寄存器
        reg done_r;
        reg[4:0] i;                //移位次数寄存器

        always@(posedge clk)
        begin
                if(!rst_n) begin
                                areg <= 16'h0000;
                                breg <= 16'h0000;
                                done_r <= 1'b0;
                                yout_r <= 32'h00000000;
                                i <= 5'd0;
                        end
                else if(start)                //启动运算
                        begin
                        
                                if(i < 5'd21) i <= i+1'b1;
                                if(i == 5'd0) begin        //锁存乘数、被乘数
                                                areg <= ain;
                                                breg <= bin;
                                        end
                                else if(i > 5'd0 && i < 5'd16) begin
                                                        if(areg[i-1]) yout_r = {1'b0,yout[30:15]+breg,yout_r[14:1]};        //累加并移位
                                                        else yout_r <= yout_r>>1;        //移位不累加
                                                end
                                else if(i == 5'd16 && areg[15]) yout_r[31:16] <= yout_r[31:16]+breg;        //累加不移位
                                else if(i == 5'd18) done_r <= 1'b1;        //乘完成标志位置位
                                else if(i == 5'd20) done_r <= 1'b0;         //乘完成标志位清除
                        end
                 else i <= 5'd0;
        end
        
        assign done = done_r;
        assign yout = yout_r;

endmodule 乘法器设计实验.pdf (112.93 KB, 下载次数: 2) 2016-8-15 22:56 上传 点击文件名下载附件

ain:0000000001011001 89
bin:0000000000100001 33
yout_r = {1b0,yout[30:15]+breg,yout_r[14:1]};
        
00084000:00000000000010000100000000000000
00042000:00000000000001000010000000000000
00021000:00000000000000100001000000000000
00094800:00000000000010010100100000000000
000ce400:00000000000011001110010000000000
00067200:00000000000001100111001000000000
000b7900:00000000000010110111100100000000
0005bc80:00000000000001011011110010000000
0002de40:00000000000000101101111001000000
00016f20:00000000000000010110111100100000
0000b790:00000000000000001011011110010000
00005bc8:00000000000000000101101111001000
00002de4:00000000000000000010110111100100
000016f2:00000000000000000001011011110010
00000b79:00000000000000000000101101111001


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