FPGA

FPGA工作不稳定，但是加入了SignalTap之后就稳定了

2020-02-03 11:26发布

站内问答 / FPGA
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最近遇到如题这个问题，一周了还没解决。
正常编译，下载下去，FPGA有时候工作稳定，有时候不稳定，总体趋势是工作时间越长，出错的概率越低。
于是加入SignalTap来排查问题出在哪里，结果加入SignalTap之后，FPGA却一直工作稳定，没有发现任何数据错乱的现象。
于是就搞不明白了为什么了，感谢有类似经验的老大支个招~
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8条回答
waiter
2020-02-04 01:19
“总体趋势是工作时间越长，出错的概率越低。” 这句话其实反应了你的问题所在。
你这个应该是保持时间违例，或者说保持时间裕量不够。  
你可以验证一下： 一开始就用一个风枪把温度提高，也应该出错概率就低了。
你加SignalTap也好了，也进一步佐证这个猜想：因为加了SignalTap，设计用了更多逻辑，布线应该就比之前要复杂，更多信号布线就更长（绕得更远才能布通），所以信号延迟就长些，保持时间裕量就大了。
所以前面各楼说得对，要检查时序。并且你该查保持时间时序约束。

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