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大家好, 小弟想用FPGA的专用LVPECL端口接收来自高速比较器的LVPECL信号，比较器输出的信号是连续两个1ns的高电平脉冲，脉冲间距是0.6ns，不知道这样的信号能否通过FPGA的LVPECL端口灌到FPGA内部呢？我用的器件是SPARTAN 3E xc3s250
datasheet中有这样一个表格，看到LVPECL_25到LVCMOS25 的转化时间最短到0.27ns，是不是说我这个0.6ns的信号脉宽，还是有可能灌到内部逻辑的？
要是真的可以就好了。。。
多谢啦~
datasheet中有这样一个表格，看到LVPECL_25到LVCMOS25 的转化时间最短到0.27ns，是不是说我这个0.6ns的信号脉宽，还是有可能灌到内部逻辑的？
要是真的可以就好了。。。
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其实我们对这个极限速度的理解可能存在差异：通常来说，我们认为FPGA能跑多少多少速度，是指以这个时钟频率灌入FPGA，内部寄存器，或者说D触发器能够正常触发，并具有足够的建立保持时间等等。我的意思是，如果内部没有D触发器这类很慢的逻辑，FPGA内部能够实现的速度是多少？
举个例子，我把输入差分信号，转换成单端后，经过一个反相器直接就用差分单元输出了，这个逻辑最快能够分辨多小的信号脉冲？
就IO速度而言，举spartan6 LXT系列，其串行收发器可以工作在3Gbit/s以上，想必差分IO一定是可以达到这个速度的，而时钟也一定是达不到这个速度的，现在问题就在与，这样一个器件，如果不使用内部的D触发器，而全部使用逻辑门，把信号脉冲输进去，器件可以识别多小的脉冲？
7# GoldSunMonkey
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