各位大侠们

    故事是这样发生的，我在top模块定义了一个输出
    OUTPUT[2:0]OUT300; 是wire类型
    然后在底层模块中定义了一个寄存器组
   //以下为底层模块的端口定义
   output[7:0]OUT300A;
    reg[7:0]OUT300A;
  //现在要例化
    .OUT300A(OUT300),   //这么写是没问题的 也不报错.但是只取了低3位的数据
    .OUT300A[6:4](OUT300[2:0]), //这样写就会有问题 报错
   具体的报错内容是这个
   Error (10170): Verilog HDL syntax error at WAP2_D1.v(165) near text "[";  expecting ")", or ","
  所以请教各位大侠 是什么问题