altera官方给出的设计，现有以下疑问，请高手帮忙分析下：

    目的将电路设计成异步复位，但复位信号释放时与CLK同步，目的在复位信号释放时变得与CLK边沿同步，便于分析问题（个人看来无法降低亚稳态发生概率）。如下图中reg4，在reset_n生效时，可同时输出复位reg1，reg2，但同样，reset_n释放可能发生在clk生效时（造成触发器无法判断resetn状态），造成亚稳态，在我看来reg1，reg2发生亚稳态概率一样，因为概率都是受到resetn频率及clk频率影响，而reg4发生亚稳态后，输出状态必定影响到reg1.2的状态，因此多级D触发器于事无补（针对复位情况，如果是数据D经过多级触发器输入当然有作用）。
    另外，有一种说法就是复位发生后，reg4原来输入端为0，因此无论clr端为0或者1，reg4输出均为0，但实际上亚稳态发生与输入D并无关系，输出可能是震荡、毛刺，因此这种说法应该不正确啊。
    求解答。如实实现同步释放的，即怎么实现在clk边沿有效时，才判断resetn信号是否有效，个人认为只要接了触发器clr端，就没法实现同步释放了，因clr复位根本不受clk控制。