2020-02-04 10:42发布
waiter 发表于 2016-6-4 22:35 要不你就给出你的设计意图，最好给个真值表。 我理解是，CS上升沿时，如果输出原本是低，就保持为低；如果 ...
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这是CPLD与DSP通信的程序；
CS是片选，RD是DSP的读信号，输出信号是打算用来控制三态门的；
有三种可能的情况。
写操作：CS=0的过程中RD一直高，输出不变化；
其他芯片的读操作：RD=0的过程中，CS为高，输出也不变化；
对CPLD进行读操作：当RD下降沿，若CS=0，输出变低；RD上升时，输出不变，当CS上升时，输出变高；
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