FPGA

一个时序电路的问题

2020-02-04 10:42发布

站内问答 / FPGA
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要实现的波形如图，CS RD为输入信号，两个信号肯定不会同时发生变化
QQ图片20160604212824.jpg
麻烦大家给个思路
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11条回答
玄德
2020-02-05 02:41

不难吧，很有规律的。

两个输入同时为低时，
设标志，同时输出反转为高；
标志和CS上升沿同时成立，则输出反转为低，同时标志复位。


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