FPGA

一个时序电路的问题

2020-02-04 10:42发布

站内问答 / FPGA
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要实现的波形如图，CS RD为输入信号，两个信号肯定不会同时发生变化
QQ图片20160604212824.jpg
麻烦大家给个思路
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11条回答
mohanwei
2020-02-05 05:16
算法：把RD设为下降沿中断，CS设为上升沿中断；
然后在这两个中断里判断对方的电平就可以了：
1-RD下降沿中断时，如果CS为低，则把输出拉高，否则不变；
2-CS上升沿中断时，如果RD为高，则把输出拉低，否则不变；

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