FPGA

pll倍频信号不正常

2020-02-04 10:47发布

站内问答 / FPGA
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仿真时出现pll倍频时候 clocked信号和输出c0信号出现几个时钟超前是怎么回事，我用的是cyclone

我看别人的都是没有超前的，这两个信号同时变化的
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8条回答
kg405207486
2020-02-04 19:38
看上去应该是正常的哦~那个是locked啦，不是clocked！！建议你到Altera官网找一下PLL的Spec看一下，我没记错的话，locked信号会在输入clk和输出clk相位锁住之后，就会拉高！

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