FPGA

pll倍频信号不正常

2020-02-04 10:47发布

站内问答 / FPGA
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仿真时出现pll倍频时候 clocked信号和输出c0信号出现几个时钟超前是怎么回事，我用的是cyclone

我看别人的都是没有超前的，这两个信号同时变化的
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8条回答
wangrunpeng
2020-02-05 01:36
本帖最后由 wangrunpeng 于 2016-5-30 22:04 编辑
ococ 发表于 2016-5-30 17:04
挺正常啊，你觉得哪里不正常？

我看别人仿真出来clocked和clk_c0要同步，就是clocked变高的同时，clk_c0才会出现方波

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