由于一个模块产生的信号，要相当于很多模块的同步清除状态和数据等功能使用，所以扇出非常大。看到有办法可以把此信号 上BUFG，提高速度的办法。
     信号路径： 信号 chipscope -> BUFG -> 逻辑。（如图1）
     问题是，1. 虽然信号 上BUFG后，BUFG驱动后面的逻辑，此延时还是很长，有2ns（如图3），而且布线感觉先经过chipscope再去BUFG，多添加一段延时。
                   2. 在驱动触发器时，强行加了一个LUT 不知为何（如图2）
      以上两个问题，跟没有上BUFG时候一模一样，还凭空多插了个BUFG，对布线速一点影响都没有。
图1

图2

图3