FPGA

XILINX Rapidio 使用探讨---我又回来了，不信整不明白这IPcore

2020-02-06 11:18发布

站内问答 / FPGA
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下图是rapido 核的verilog HDL代码目录
rapido 文件目录 rapido 文件目录
待解决的目标：实现DSP和FPGA通信。
1.DSP发送数据到FPGA rapidio核，FPGA从该核中读出数据，传给FPGA下一个模块；
2.上述逆过程FPGA发数据到DSP；
3.上述两个过程“实时”连续传送数据；

求高手指点，之前弄了一段时间，因为时间问题放下了，现在又有时间了，回来重新来过，希望做过的人给些指导啊！
++图里这些代码大致知道作用，现在想知道，如果实现第一个目标，需要去修改哪部分代码？
++rapidio核的接口，只有底层几对rx/tx差分接口，想实现读数据到另一FPGA模块，应该是需要自己写接口吧？
++个人觉得找到解过包的用户数据的RAM，直接来操作这个ram就可以，只是不知道怎么弄？

求助啊，【猴哥】可在，遇到的妖怪搞不定了！！！！！





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20条回答
polozpt
2020-02-08 07:41
楼主您整明白了吧，我在调试中遇到了一些问题，向您咨询下。
我调试k7325t和dsp6678之间的srio总线。ise版本为14.7，srio ip核版本为1.7.我仿真时primary模块和mirrror模块交互正常，仿真成功。在实际工程中我将mirror模块去掉，只将primary模块加入我的工程中进行编译，生成bit文件，将程序下载到fpga中，时钟锁定，复位正常，但是port和link信号一直为0，说明ip和工作不正常啊。不知您有没有遇到过该问题。

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