FPGA

编译是出现的问题？

2020-02-06 11:19发布

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编译是出现的问题，帮忙看一看，改了几遍都不知道出错在哪？谢谢？

Error (10170): Verilog HDL syntax error at Verilog1.v(12) near text "always";  expecting "@", or an identifier ("always" is a reserved keyword )
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7条回答
魔人布欧
2020-02-07 01:57
紫藤遐想 发表于 2016-3-8 16:05
输入输出不对啊，，没看到输出在哪。。。。。。。。

最后额输出是nq[],他的C语言代码是
        if(std<1.5)
             {
                  nse[0]++;
             }
        else
           {
                 nse[1]++;
           }
怎样用Verilog代码写出来，希望帮忙，谢谢!

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