FPGA

编译是出现的问题？

2020-02-06 11:19发布

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编译是出现的问题，帮忙看一看，改了几遍都不知道出错在哪？谢谢？

Error (10170): Verilog HDL syntax error at Verilog1.v(12) near text "always";  expecting "@", or an identifier ("always" is a reserved keyword )
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7条回答
魔人布欧
2020-02-07 09:26
3008202060 发表于 2016-3-16 23:53
always@(posedge clk or posedge rst) begin
if(rst)
      nse[1:0]

谢谢。我还有一个问题就是关于多重for循环程序如下：
  1. void main(short int** pd,int* nse,int il,int jl)

  3. {
  4.        
  5.         int i,j,k,l;
  6.        
  7.         double avg,temp;
  8.        
  9.     for(i=1;i<15;i++)
  10.       {

  12.         for(j=1;j<15;j++)
  13.          {
  14.             avg=0;
  15.                        
  16.             temp=0;

  18.             for(k=-1;k<=1;k++)
  19.                {
  20.                                
  21.                   for(l=-1;l<=1;l++)
  22.                       {
  23.                                        
  24.                          avg+=(double)pd[i+k][j+l];
  25.                                
  26.                        }
  27.                        
  28.                 }
  29.          avg=avg/((double)sn*sn);
  30.             for(k=-1;k<=1;k++)
  31.                {
  32.                                
  33.                   for(l=-1;l<=1;l++)
  34.                       {
  35.                                        
  36.                          temp+=((double)pd[i+k][j+l]-avg)*((double)pd[i+k][j+l]-avg);
  37.        
  38.                        }
  39.        
  40.                 }  
复制代码这个该怎么写，有什么方法？谢谢！

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