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这是异步复位。
在FPGA设计中很多会用到异步复位，可以节约资源，但异步复位容易受到外界的干扰可能导致时序违规，使电路处于亚稳态。
同步复位抗干扰性高，但会占用更多的逻辑资源，且对复位信号的脉冲宽度有要求，必须大于指定的时钟周期，由于线路上的延迟，可能需要多个时钟周期的复位脉冲宽度，且很难保证复位信号到达各个寄存器的时序。