FPGA

悬赏现金解决时钟同步的问题

2020-02-06 12:14发布

站内问答 / FPGA
3228 10 10
问题如下：
时钟1输入40MHz,时钟2输入500Hz，设计时钟3输出，要求时钟3频率为1MHz，高性能同步于时钟2，上板验证OK，赏1000元
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10条回答
feihufuture
2020-02-06 18:38
zhaojingzb 发表于 2015-12-10 17:03
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