FPGA

xilinx mpmc vfbc仿真的奇怪问题

2020-02-06 12:21发布

站内问答 / FPGA
1242 6 6
xilinx mpmc  vfbc仿真的问题

（1） VFBC的写命令接口，当给出VFBC的vfbc0_cmd_reset信号以后，reset信号将清空命令FIFO，命令FIFO的full和almost_full信号按道理说应该为0才对， 可实际上命令FIFO的full和almost_full信号一直为1。如下图：
图片1.png


（1） VFBC的写数据接口，当给出VFBC的vfbc0_wd_flush信号以后，flush信号将清空数据FIFO，数据FIFO的full和almost_full信号按道理说应该为0才对， 可实际上数据FIFO的full和almost_full信号一直为1。如下图：
图片2.png





友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
6条回答
wahahaabc
2020-02-06 14:49
？？？

一周热门 更多>