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FPGA
vivado 设置上电加载速度
2020-02-06 12:28
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FPGA
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大家好,请问一下,vivado如何设置上电加载速度,由于使用PCIE,对上电加载速度有要求,否则可能识别不了,vivado2015.2
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7条回答
雪夜虫子
2020-02-06 19:44
本帖最后由 雪夜虫子 于 2015-10-28 11:34 编辑
不是驱动扫描的问题。PCI-E上电时,root complex和endpoint之间会有链路训练。标准要求,EP在复位撤消后100ms内要完成初始化,以便于开始链路训练。如果超时,可能初始的硬件状态就乱了,软件驱动再扫描也不行。
先把设计implement完成,open implemented design(这个必须),在project settings的implement页签上边可以看到带下划线的设置文字(必须打开实现后的设计,才能有),点进去有加载启动的相关参数设置。其实最终还是写入xdc约束文件的。
加载时间和设计规模正相关,如果规模过大,是可能不满足要求的,这时候提高加载时间未必管用。可以考虑用一些特殊技术,比如先加载PCI-E部分,然后再加载其他部分。
另外,主板厂商也未必就严格按照100ms设计,一般会宽松一些,以提高兼容性。但是,太长了也不行。具体看你测试结果。
此外,用vivado应该是7系列以上的器件。默认的是用内部加载时钟,误差比较大。也可以用外部时钟(通过EMCCLK连接)。
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加载时间和设计规模正相关,如果规模过大,是可能不满足要求的,这时候提高加载时间未必管用。可以考虑用一些特殊技术,比如先加载PCI-E部分,然后再加载其他部分。
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