FPGA

如何有效的进行多位数据的并行转串行操作

2020-02-06 12:30发布

站内问答 / FPGA
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rt，输入为并行的五个8bit数据，每当数据改变且不为0时，将每个数据（8bit看做一个整体）串行输出给fifo，如何设计可以在最少的时间周期将数据输出？
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7条回答
可木
2020-02-06 23:41
玄德 发表于 2015-12-2 10:06
判断数据改变、不为0的过程，纯粹组合逻辑就可以。
FIFO不多说，这里可以视为木有。


嗯，这个很好理解，但是如果五个数据都有效则五个周期才能完成，目前碰到的问题是如果上一组数据未完成，但是下一组数据已经改变，则fifo输出会出现丢包……总感觉在组合逻辑那一块写的不是很合理！

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