FPGA

玩rapidio的大神进来看看，求指教

2020-02-17 19:45发布

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本帖最后由 mzm413376788 于 2014-2-18 14:08 编辑

   我用的是ise里给的例程，在span6的150t上跑。上电后，DCM_LOCKED 和PLL_LOCKED都是有效的，但是port_initial，lnk_trdy_n，lnk_rrdy_n信号都无效。大神们给看看，是出什么问题了。
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5条回答
ningfen
2020-02-18 09:59
mzm413376788 发表于 2014-2-25 14:29
猴哥 这个解决了，我用2.5G/s的时钟模块去跑1.25G/S的核了。

兄弟，怎么解决的？我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件

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