最近在用xilinx的serial rapidIO的IP核实现两块xc5vlx110T间的数据传输，例化IP核时生成一个example_design，这个例子是基于V5-50T的FPGA的。根据srio_ug503的说明，将ucf文件修改为110T的ucf文件，srio_ug503的说明是：
CONFIG PART = XC5VLX110T-FF1136-1 ;
INST
"rio_de_wrapper/phy_wrapper/rocketio_wrapper/gtp_wrapper/tile1_gtp_
wrapper_i/gtp_dual_i" LOC = "GTP_DUAL_X0Y4";# MGT112
INST
"rio_de_wrapper/phy_wrapper/rocketio_wrapper/gtp_wrapper/tile0_gtp_
wrapper_i/gtp_dual_i" LOC = "GTP_DUAL_X0Y3";# MGT114
修改时发现例化生成的文件目录下只存在"tile0_gtp_wrapper_i......",没有"tile1_gtp_wrapper_i...."。
MAP时也在这个地方出错，错误表示”GTP_DUAL“应该成对使用。这个应该真么解决，是例化的时候出错了吗？求大神指导。