FPGA

在CPLD内实现对某一电平延时2us问题

2020-02-17 19:47发布

站内问答 / FPGA
19859 3 3
本帖最后由 麟凤龟龙 于 2016-10-6 20:58 编辑

说明：现在一对互补的PWM波形，保持一路波形不变，对另一路PWM波行实现，由低电平变换为高电平时没有延时，由高电平变换为低电平时延时2us。
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
麟凤龟龙
2020-02-18 06:20
yixiupu0 发表于 2015-8-5 14:46
如果没理解错你的意思的话：把原波形涉后2us，再与原波形相OR不就行了吗?

写到点评里面了，哈哈

一周热门 更多>