FPGA

用CPLD/VERILOG写串行FLASH，代码难度如何？

2020-02-17 19:55发布

站内问答 / FPGA
3185 4 4
各位大神，
   见如题，用CPLD/VERILOG写串行FLASH，代码难度如何？ VERILOG初学者。
    应用中需要将一些数据写入串行FLASH,开机时调出数据，用于校准。
    开始考虑到难度大，准备多加一块ARM来做中间MCU ，成本是增加了。
   感谢啊！
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
4条回答
magic_yuan
2020-02-17 22:09
 精彩回答 2  元偷偷看……0人看过

一周热门 更多>