本帖最后由 tarzar 于 2014-11-29 13:55 编辑
悲剧,KE02时使用外部晶7.3728MHz,无法倍频
FLL输入的频率范围必须在31.25KHz ~ 39.0625KHz之间,也就是说,必须得把外部晶振分频后的频率处于31.25KHz ~ 39.0625KHz之间.
注:之前使用AVR时采用推荐的7.3728MHz,晶振库存比较大,后来的STM32,HCS08也都没有问题:STM32的PLL可以乘以4或9都不会超过的;MC9S08AW32的FLL可以乘以4=29MHz
外部晶振的分频系数有1,2,4,8,16,32,64,128,256,512,1024
查了一下KE02的demo程序,
7.3728MHz/31.25KHz = 235.9
7.3728MHz/39.0625KHz = 188
必须得用分频系数为188 ~ 235.9,上面提到的分频系数,没有一个在这范围内。
查看一下dome使用外晶振是4MHz,8MHz,10MHz,20MHz
4MHz/31.25KHz = 128
4MHz/39.0625KHz = 102.4
刚好有128分频系数
8MHz/31.25KHz = 256
8MHz/39.0625KHz = 204.8
刚好有256分频系数
10MHz/31.25KHz = 320
10MHz/39.0625KHz = 256
刚好有256分频系数
20MHz/31.25KHz = 640
20MHz/39.0625KHz = 512
刚好有512分频系数
难道使用了7.3728MHz的晶振在KE02面前就无法倍频了吗?
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问:锁相环和锁频环有什么区?
答:主要在于鉴相器/鉴频器的不同,锁相环用的是鉴相器,提取的是两个信号的相位误差,而锁频环用的是鉴频器,提取的是两个信号的频率误差。
在接收机同步算法中,这两种环路可能都会用到。FLL用以纠正较大的频偏,鲁棒性好.而PLL用于精跟.
PLL的频率可以做得更准确,PLL当环路稳定时,存在着固定相位偏差,但这时频率偏差就没了(理论上),而FLL,就会存在着频率偏差。
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