FPGA

verilog初始化问题

2020-02-23 10:36发布

站内问答 / FPGA
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我看过一些文章介绍，利用外部的rst信号，于是我写了下面的代码

module RST(rst, out)

input rst;
output[7:0] out;
reg[7:0] out;

always @(negedge rst)
begin
     out <= 8'b1111_0000;

end

endmodule

我在进行功能仿真是，无论rst的输入是什么，out都输出 8'b1111_0000，这是啥原因啊？？
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7条回答
玄德
2020-02-23 16:52
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