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LZ用verilog编写了一个状态机，用的是格雷码。但是在quartus II功能仿真下居然出现了两个状态同时出现的现象。求大神指导！！！
其他所有状态和信号与期望逻辑相同。只是有一个状态与期望的逻辑正好相反。
状态IDLE与期望逻辑相反。
求大神指导！！！求大神指导！！！求大神指导！！！
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