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xc6slx25t内部PLL降频回路问题

2020-02-23 10:37发布

站内问答 / FPGA
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   使用xc6slx25t做一个产品，当用xc6slx25t自带的内部PLL降频回路问题做降半频处理输出，输入148.5MHZ，要输出74.25MHZ时钟；会有50%的板子出来的时钟不准，请问这一般是哪方面的问题？
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3条回答
andous
2020-02-23 18:48
可以自己做

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