FPGA

CPLD/FPGA上电初始时IO口的状态是怎么样的

2020-02-23 10:38发布

站内问答 / FPGA
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大侠，
  如题所示，当CPLD/FPGA上电时其IO口的状态是怎么样的？高还是低，或者是高阻，谢谢啊！
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9条回答
magic_yuan
2020-02-24 07:40
luyaker 发表于 2014-6-28 16:18
我查过，不可以的，我就遇到这种问题，头痛。。。。

关心上电初始态。一些IO口直接控制继电器的，要是电平不对直接把产品给烧了，或者冲坏，那叫一个蛋疼。

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