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利用赛灵思FGPA实现降采样FIR滤波器

2020-02-23 10:38发布

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过去半年有几位客户请我帮助他们设计和实现数字下变频器所用的降采样（即“抽取”）滤波器，这种滤波器在软件无线电与数据采集类应用中都很常见。这项工作即便对于经验丰富的设计师也不是一件小事。事实上，仅仅算出在FGPA中实现滤波器所需要的资源可能就是一个很大的问题。虽然MATLAB®（MathWorks 开发）具有用于滤波器设计与分析 (FDA) 的绝妙工具箱，但是它提供太多滤波器设计方法，会让新用户无从下手。另外，您必须能够根据DSP理论解释MATLAB命令产生的结果，仅仅这一点就需要研究。抛开理论的细枝末节，让我们开始围绕上述问题探讨降采样有限脉冲响应 (FIR) 滤波器的设计与实现。本辅导资料实际上旨在向您介绍一种简便、易于理解的流程——从滤波器系数生成到FGPA目标器件中抽取滤波器的实现。所需工具只有MATLAB较新版本（本人仍在使用R2008a）及其FDA工具箱、以及ISE® 11.4套件提供的赛灵思CORE GeneratorTM工具。这些工具是设计多速率FIR滤波器的必备工具。特别是我们将探讨固定降采样速率变化的两个实例：整数值与有理值。您应当能够把我们在本辅导资料介绍的MATLAB指令和CoreGen图形用户界面 (GUI) 设置应用到您的设计当中。为了说明公用逻辑块 (CLB) Slice 、18KB内存RAM块(BRAM) 和DSP48乘法累加 (MAC) 单元等方面的资源占用情况，我们将采用 XC6VLX75T-2ff484 作为目标 FPGA 器件。整数倍降采样器假设基带中进行解调后按250MHz速率传输带宽只有2.5MHz的信号。我们必须过滤从2.5MHz到 250MHz 的所有频率，因为它们不传输任何有用信息；这正是我们准备设计和实现的低通 FIR 滤波器的目的。根据尼奎斯特定理，输出数据速率是信号带宽的两倍；因此，我们需要按照M=50的整数倍对其执行降采样。我将介绍两种采用多级滤波方法的可行备选实现方案：第一种方法采用三个串联的 FIR 抽取滤波器，而第二种方法则同时采用级联积分梳状 (CIC) 滤波器与FIR滤波器。以下是用于设计理想滤波器的MATLAB代码。我们假设通带和阻带频率的衰减分别为0.1dB和100dB。

假设FPGA时钟频率Fclk=Fs_in，那么在Virtex®-6器件中我们需要多少个DSP48 MAC单元？它是用于按M进行降采样的滤波器。根据FIR Complier 5.0数据手册 (fir_compiler_ds534.pdf) 详细阐述的理论，我们可以把DSP48 MAC分成M个相位，因此引入“多相”这一术语。由于每个相位都是按更低的输出频率 Fs_out 进行处理，因此可以按时分复用方式共享DSP48 MAC。以下理论计算表明，FIR-Compiler在通过多相分解方式实现滤波器时采用最小的22个MAC单元（total_num_MAC_ref ）。滤波器长度是2100 (total_num_coeff)，填写0成为M的整数倍。请注意：此方案考虑系数对称性。
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20条回答
GoldSunMonkey
2020-02-23 20:48

三个FIR滤波级串联

现在我们以滤波级串联方式实现理想抽取滤波器。这种方法可以让我们通过时分复用节省MAC单元，因为每个新的滤波级都是按前一级提供的较低数据速率运行。我让FDA工具决定最佳滤波类型：利用 MATLAB 指令信息，您可以看出：它会提出三级解决方案建议，其抽取因数分别是M1=2、M2=5和M3=5。





图3显示了组成上述多级系统的三个滤波器的频率响应。蓝 {MOD}曲线代表第一个降采样滤波器(M1=2)；绿 {MOD}曲线代表第二个滤波器 (M2=5)，按Fs_in/M1倍数周期波动；而红 {MOD}曲线则代表第三个降采样器 (M3=5)，按Fs_in/(M1*M2）倍数周期波动。




图 3. 通过串联三个FIR滤波级进行的按 50 整数抽取，此处单独放大显示0~25MHz频率。

用于三级滤波器的FIR-Compiler设置与图1及图2所示大同小异。第一个滤波器唯一不同的参数是COE文件名和“抽取率值”，其分别设为filt1_rad10.coe和M1=2。第二个滤波器COE文件名是filt2_rad10.coe，抽取率值为M2=5，输入采样频率此时为125MHz，因为第二级按M1=2抽取来自第一级的输入数据。最后，第三个滤波器参数的唯一区别是COE文件名为filt3_rad10.coe，抽取率值为M3=5，输入采样频率此时为25MHz，因为第三级按M2=5抽取来自第二级的输入数据。

在布局布线后，三个滤波级占用以下FPGA资源：

第一级（M1=2）：
Slice触发器数量：280 个
Slice LUT数量：208 个
占用 Slice数量：62 个
DSP48 MAC单元数量：3个

第二级（M2=5）：
Slice触发器数量：236个
Slice LUT数量：168 个
占用 Slice数量：60 个
DSP48 MAC单元数量：3 个

第三级（M3=5）：
Slice触发器数量：357 个
Slice LUT数量：414 个
占用 Slice数量：158 个
DSP48 MAC单元数量：4 个

由于采用上述多级方法，我们现在比参考滤波器最初的22个DSP48 MAC单元少用了12个单元；与单级理想滤波器占用资源相比，我们节约了30%左右的触发器，55%的LUT，44%的slice和54%的DSP48单元。

与CIC滤波器串联

另一种按50抽取的可行方法是把级联积分梳状 (CIC) 滤波器 和CIC补偿降采样级串联在一起，其变化速率分别为M1=10与M2=5。CIC滤波器是一类特殊的FIR滤波器，由N个梳状滤波器和积分器组成（因此产生“第 N 级”术语）。尽管梳状滤波器仍然可以实现成一种“传统的”基于MAC的FIR滤波器，不过CIC架构之所以有趣是因为它不需要任何MAC单元，因此可以用CLB sclice替代DSP48单元，参阅CoreGen CIC-Compiler 1.3数据手册（cic_compiler_ds613.pdf）。

按M1=10抽取的第一级CIC滤波器频率响应较差，因此需要采用一个按M2=5抽取的补偿FIR滤波器，以弥补第一级CIC滤波器本身通带的下降。以下MATLAB代码说明如何采用FDA工具设计此类滤波器。







图4为赛灵思CoreGen CICCompiler 1.3 GUI设置的第一个页面；其它参数采用默认值，“使用Xtreme DSP Slice”可选参数除外（GUI 的第2页（共3页）），


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