本帖最后由 cyberbill 于 2014-6-9 16:32 编辑

module reg_combo_example( a, b, y);
input a, b;
output y;

reg   y;
wire a, b;

always @ ( a or b)
begin        
  y = a & b;
end

endmodule



为什么这里有两个y？？一个output，还有一个reg是干什么的？？？intput的a,b为什么还声明为wire???