FPGA

verilog能生产这么快速执行的代码么

2020-02-23 10:43发布

站内问答 / FPGA
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各位大神，
  刚学VERILOG，有问题如下请教:
     如用 always @(posedge clk)  即CLK的上升沿会触发always语句内部的动作，但有个问题很担心----
     问题：always语句里如果有比较复杂的操作，从而在触发后由于动作复杂还消耗时间太长，导致在一个周期内没有执行完，但下一个时钟周期又来了，这样不是“死”在里面了？   
       我是这么想的，或许综合的时候会通不过？目前我只会用modelsim仿真，多谢啊！
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9条回答
以马内利3005
2020-02-24 12:28
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