各位大神，
  刚学VERILOG，有问题如下请教:
     如用 always @(posedge clk)  即CLK的上升沿会触发always语句内部的动作，但有个问题很担心----
     问题：always语句里如果有比较复杂的操作，从而在触发后由于动作复杂还消耗时间太长，导致在一个周期内没有执行完，但下一个时钟周期又来了，这样不是“死”在里面了？   
       我是这么想的，或许综合的时候会通不过？目前我只会用modelsim仿真，多谢啊！