FPGA

verilog初步赋值的情况

2020-02-23 10:43发布

站内问答 / FPGA
16415 6 6
大神们，
  请教个问题，reg [19:0] clkindivreg2=0; 是不是相当于对clkinreg2的寄存器值赋了初值呢？即进入程序后便为零？
  多谢啊！
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
6条回答
magic_yuan
2020-02-23 17:37
chenkui456 发表于 2014-5-23 10:17
quartus环境下不赋值默认也是0.你可以试试就知道了

程序中采用多个触发变量后发现赋初始值比较麻烦，因此在定义变量时就赋初始值。多谢啊！

一周热门 更多>