FPGA

我的wr clk怎么产生

2020-02-23 10:44发布

站内问答 / FPGA
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我用一个现成的模块把UART上收到的数据，变成并行的24位数据，我想把这24并行的数据输入到fifo的write data中，可是我的wr  clk怎么产生？


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3条回答
EDAbuffalo
2020-02-23 12:58
我也不是很懂，但好像要uart的波特率吧，根据这个定fifo的写时钟

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