FPGA

我的wr clk怎么产生

2020-02-23 10:44发布

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我用一个现成的模块把UART上收到的数据，变成并行的24位数据，我想把这24并行的数据输入到fifo的write data中，可是我的wr  clk怎么产生？


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3条回答
entepino
2020-02-23 17:02
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