各位大侠，
  今天用verilog写一个按键扫描程序，思路和单片机实现思路相同，引入了防抖动延时。在modelsim上功能仿真时没有问题，但在FPGA上运行----50MHZ的频率，发现“没动静”。
  怀疑是不是从输入到输出的级数太多，导致内部延时太大，导致在单个周期内不能完成预定的逻辑动作，从而导致输出错误？
  附件为我写的程序的RTL图，请大侠看看。
  内部单元导致的延时不会看，要是有大侠指点一二，不甚感激，附图如下：
  我自己再去查查资料！
  多谢啊！