按键扫描程序的问题

2020-02-23 10:45发布

各位大侠,
  今天用verilog写一个按键扫描程序,思路和单片机实现思路相同,引入了防抖动延时。在modelsim上功能仿真时没有问题,但在FPGA上运行----50MHZ的频率,发现“没动静”。
  怀疑是不是从输入到输出的级数太多,导致内部延时太大,导致在单个周期内不能完成预定的逻辑动作,从而导致输出错误?
  附件为我写的程序的RTL图,请大侠看看。
  内部单元导致的延时不会看,要是有大侠指点一二,不甚感激,附图如下:
  我自己再去查查资料!
  多谢啊!
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8条回答
magic_yuan
2020-02-24 12:10
llf021421 发表于 2014-5-25 00:23
推荐一本书给你,代码风格很好,时序分析也很好!是本入门和提高的好书
《Verilog HDL数字系统设计》作者: ...

多谢啊,
  记下了,有空看看,近段进度实在太紧,只能把项目先上了后续再补充FPGA的营养。。。。

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