FPGA

Verilog中函数调用的疑惑

2020-02-23 10:45发布

站内问答 / FPGA
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大神们，
  看夏宇闻老师的书中有个地方疑惑。
  内容：在时钟上升沿处调用阶乘函数。
  问题：在时钟上升沿出赋值采用非阻塞赋值，但在函数体内部采用的均是阻塞赋值？学习中好像有条原则，就是尽量采用统一的阻塞赋值，或者统一的非阻塞赋值。
  多谢啊！请大侠指点！
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4条回答
magic_yuan
2020-02-23 13:00
今天本模块就我发了一个贴，也没人回帖。。。。冷清啊。。。

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