FPGA

Verilog 语句执行顺序

2020-02-23 10:48发布

站内问答 / FPGA
5672 7 7
在Verilog模块中分两部分：1.声明部分，比如端口定义，寄存器定义；2.功能实现部分，如加减乘除等等操作。小弟菜鸟，想请问高手：这两部分是不是必须先执行声明部分后才能执行功能部分？？？
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
7条回答
yqhc1216
2020-02-23 20:39
不声明 执行语句必然报错啊

一周热门 更多>