我目前想要使用FPGA上自带的LVDS模块实现FPGA之间的通信。首先我测试了一块FPGA自收自发，我的全局时钟25M，数率200M，4个通道，8位因子，然后测试中我发现必须调整接收模块的输入时钟相位才能正确读取数据；然后我想测试板间的通信，结果我发现这样的话我接收端和发送端的时钟就存在了一个不定的相位差，每次都得调节相位，只能通过同步两板的系统时钟来解决，使之相位差固定。所以我想请教各位大神，是不是用LVDS进行传输都要进行时钟同步？若不同步，怎么解决收到数据不对的问题？
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{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 qy901124 的问题《请教各位大神一个关于cyclone4上使用LVDS的问题，求解答~~~~》','https://www.xiaopingtou.net/q-176048.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
还有猴哥，我现在遇到一个问题，我一块FPGA从另一块引入一个时钟，，然后通过PLL分频后使用，发现分频后的时钟周期和占空比都不对劲。。。什么原因？PS：这个时钟是从时钟输出脚输出的，接入了时钟输入脚
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