FPGA

弄了快两月，实在弄不出来，时序还是资源还是其他问题。

2020-02-23 10:55发布

站内问答 / FPGA
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目前在做一个视频传输的项目，由分机板传输视频数据给主机板。现在写的分机板上面的程序，传输分为上行和下行，上行接收视频信号向上往主机板发，下行接收控制信号并往下发。我把上行模块写好以后视频能清晰显示，但是加上下行模块之后视频就不清晰了。上下行除了时钟有公用端口意外其他的都不相同。
      时钟为20M，PLL倍频后60M用来传上行，20M用来传下行。现在已经timequest约束了时钟，然后把上行模块用logiclock也约束了。可是依然是加上了下行模块后视频有噪点，而且下行模块不分配物理引脚也是一样产生影响。
      各位能帮忙分析一下下吗？时序或者资源哪里的问题吗，还是其他的问题。
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7条回答
rokwlp
2020-02-23 18:52
上下行数据都用一对serdes进行收发，上行用60M时钟，下行用20M时钟。上行传视频，下行传用户数据。我改了一下程序，然后将下行模块的引脚去掉，现在发现只有添加上引脚的时候会对上行视频数据造成影响。然后对每个引脚进行分析，发现下行serdes的参考时钟refclk会影响上行的视频数据，参考时钟也是20M，我将输入20M时钟移相之后作为参考时钟再送给refclk，视频好了一些。可是相位移多少视频才能够清晰呢？能分析一下产生影响的原因吗？

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