FPGA

VHDL能写类似always @posedge(clk) or negedge(clr)的语句吗

2020-02-23 10:55发布

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我在ISE下用VHDL写成
if (clk' event and clk='1') or (clr'event and clr='0') then
  if clr='0' then
  ...  
或
if rising_edge(clk) or falling_edge(clr) then
  if clr='0' then
  ...  
XST都提示unsupported Clock statement.
VHDL是否支持类似写法，如不支持应该怎么写？
在线等答案，谢谢！
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2条回答
ococ
2020-02-23 14:43
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