FPGA

reg型数组的初始化配置问题

2020-02-23 10:55发布

站内问答 / FPGA
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各位好，我的Verilog代码里用到 reg [15:0] Data_org [68:0];这样的寄存器组，我想在Reset里全置0，该 怎么办呢，不会得一个值一个值 的配吧，用 for循环可以吗？
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4条回答
luyaker
2020-02-23 11:10
仅供参考
module test(rst,clk,ek,lk);
input rst,clk;
input [15:0] ek;
output reg [15:0] lk;

reg [15:0] Data_org [68:0];
reg [15:0] cnt;
generate
  genvar i; //generate 69 instance
  for(i=0; i<69; i=i+1) begin: modulename  
                        always@(posedge clk or posedge rst)
                        if(rst)
                        Data_org[i]<=16'h0;
                        else
                                Data_org[i]<=ek+i;
         end
endgenerate

always@(posedge clk or posedge rst)
if(rst)
        cnt<=16'd0;
else
        cnt<=cnt+1'b1;
       
always@(posedge clk or posedge rst)
if(rst)
        lk<=16'd0;
else
        lk<=Data_org[cnt];
       
endmodule

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