FPGA

modelsim仿真跨时钟域仿真 出现的问题

2020-02-24 20:17发布

站内问答 / FPGA
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最近做一个跨时钟域的东西 用modelsim仿真时 结果全是x 未知状态
不知道如何解决这个问题


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8条回答
GoldSunMonkey
2020-02-25 11:03
有X不一定是跨时钟域的问题，也可能是输入的激励本身有问题

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