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FPGA
CPLD如何实现频率相加
2020-02-24 20:17
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FPGA
4907
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最近再测试手上一个比较成熟的主板,CPLD的输入信号为60M/8192=7.324kHZ,CPLD的时钟为60MHZ,测试输出端竟然为7.5M+7.324k=7.507324MHZ 的频率。
在CPLD中将主时钟8分频后与这个输入信号频率相加后输出。或是将输入信号做8193倍频后输出。我查了好多相关资料,如数字锁相环,数字倍频等均不能实现这一的输出,请大家帮忙分析一下,谢谢!
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12条回答
lllaaa
2020-02-25 22:31
qiang6091 发表于 2014-2-22 19:57
这个好像和我的问题关系不太大吧。不过还是谢谢!
你认为是频率相加得到的。我觉得就是通过60M直接dds分频得到的。所以让你看那个串口波特率生成的代码。人家生成115200和你这里生成这个频率是一码事
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